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교육기관KSDCsemi

실습형 반도체 설계검증 교육기관

강사백종섭

KSDCsemi CEO · 건양대학교 국방반도체공학과 부교수

과정 구성

전 트랙은 쉽게 설명하는 이론과 핸즈온 스텝바이스텝 실습 중심으로 설계되었으며, 강사가 현업에서 직접 부딪혔던 어려움을 쉽게 풀어내는 실무형 강의로 진행됩니다.

반도체 설계 및 설계 검증에 입문하는 학생(학부생 3-4학년, 대학원생)을 위한 완주형 과정. SystemVerilog 기본 문법부터 CPU·패킷 라우터 설계검증, UVM 재사용 아키텍처까지 13개 트랙 전체를 처음부터 끝까지 체득한다.

1단계SystemVerilog 언어 설계 및 검증 기초 실무4일 · TRACK 1~5
데이터 타입 · procedural · interface 설계 · fork-join 병렬 프로세스 · Class OOP·상속·다형성 · Constrained Random · Queue/Array · SVA Implication · Covergroup·Cross Coverage — 실습으로 ALU·Regfile·PC·Control FSM 설계, Core 통합, 머신코드 프로그램 End-to-End 시뮬레이션 검증
2단계정량 기반 RTL 설계검증 고급 실무4일 · TRACK 6~8
레퍼런스 DUT RTL을 단계별로 완성하고, SystemVerilog bind로 분리한 검증 환경에서 Constrained Random Stimulus·SVA Property·Self-checking으로 시나리오를 판정한다. Coverage Hole의 Root Cause에 따라 RTL ECO, Formal·UNR, Constraint Tuning을 연계해 Functional·Assertion·Code Coverage 100% Closure를 달성한다.
3단계UVM 기반 검증 환경 구축 실무4일 · TRACK 9~13
Sequence Item부터 Driver·Monitor·Agent·Scoreboard까지 UVM 컴포넌트를 직접 구현해 UVC로 패키징하고, Top Environment·Test 계층에서 End-to-End 시뮬레이션을 수행한다. RAL 레지스터 모델링, Virtual Sequence 멀티 버스 제어, Factory Override를 거쳐 SoC 수준에서 재사용 가능한 UVC 아키텍처를 완성한다.

Track	기초	설계	속성
1. SystemVerilog 설계	9	2	-
2. SystemVerilog 검증	7	7	-
3. SystemVerilog 커버리지	6	6	-
4. SystemVerilog 활용 설계 실습	6	1	-
5. SystemVerilog 활용 검증 실습	3	3	-
6. 커버리지 기반 검증 설계	14	1	1
7. 커버리지 기반 검증	6	6	3
8. 커버리지 클로저·ECO	7	7	4
9. UVM 컴포넌트	9	9	-
10. UVM 통합·테스트	4	4	-
11. UVM 레지스터 추상화	8	8	-
12. UVM 가상 시퀀스	5	5	-
13. UVM 재사용 아키텍처	5	5	-
합계	89h	64h	8h

SystemVerilog 설계

SystemVerilog 데이터 타입부터 언어 구조, procedural, task/function, interface 설계까지

SystemVerilog 검증

OOP 핵심 개념, 병렬 프로세스 제어 및 Class 기반 Constrained Randomization

SystemVerilog 커버리지·검증구문

Queue/Associative Array, SVA 및 Functional Coverage 수집 환경 구축

SystemVerilog 활용 설계 실습

8bit RISC CPU 서브블록(ALU, Regfile, PC, Control FSM) 설계·통합

SystemVerilog 활용 검증 실습

머신코드 어셈블리 프로그램 로딩 및 파이프라인·제어 시뮬레이션 검증

커버리지 기반 검증 설계

데이터·컨트롤 버스 기반 4채널 패킷 라우터 RTL 단계별 구현

커버리지 기반 검증

완성된 DUT RTL을 고정 레퍼런스로 SystemVerilog 검증 환경 구축

커버리지 클로저·ECO

커버리지 갭 분석, 코너 스티뮬러스, Formal 분석·RTL ECO로 100% Closure 달성

UVM 컴포넌트

UVM 기본 아키텍처 컴포넌트(Sequence, Driver, Monitor, Scoreboard 등) 단계별 구현

UVM 통합·테스트

UVC 패키징, Top Environment/Test 계층 구축 및 End-to-End 시뮬레이션

UVM 레지스터 추상화

UVM RAL 및 컨트롤 버스 UVC를 결합한 레지스터 기반 검증 환경 통합

UVM 가상 시퀀스

Top-level 환경 통합, Virtual Sequence/Sequencer 구동 및 시나리오 제어

UVM 재사용 아키텍처

UVM 아키텍처 심화, Factory Override, TLM·UVC 재사용 체계 완성

작성일 2026.07.23